集成电路封测行业深度报告：先进封装助力高速互连

文琳行业研究 2024-04-11

（报告出品：方正证券）

1 先进封装市场占比提升

海量数据催生高带宽需求，先进封装不断迭代。随着各行业应用中产生的数据量不断增长，对高带宽的需求与日俱增。尤其是机器学习和 AI 相关应用需要强大的处理能力，因此需要在芯片上高密度的集成晶体管。封装也不例外，封装形式的迭代均是通过以下两个途径以提高带宽：1）增加 I/O 数量。封装厂选择制造多层 RDL 以扩大 I/O 点的范围，并在每一层 RDL 中不断缩小 L/S 线距以容纳更多的 I/O 点。2）增加传输速率，通过减小裸芯之间的互联距离和选择具有更低介电常数的材料来实现。

先进封测市场占比迅速增加。先进封装市场规模将从 2021 年的 321 亿美元增长到 2027 年的 572 亿美元，CAGR 达 10.11%。根据市场调研机构 Yole，2022 年先进封装占全球封装市场的份额约为 47.20%，预计 2025 年占比将接近于 50%。中国市场中先进封装占比低于全球水平，2022 年为 38%，自 2014 年以来与全球市场的差距正在逐步缩小。

倒装为目前主流，2.5D/3D 封装高速增长。2021 年 FCBGA 和 FCCSP 占比分别为 33.69%和 19.76%，合计占比超 50%。其次为 2.5D/3D 封装，2021 年占比为 20.57%，主要由台积电供应。在各封装形式中，2.5D/3D 封装的增速最快， 2021-2027 年 CAGR 达 14.34%，增量主要由 AI、HPC、HBM 等应用驱动。

先进封装市场主要由 HPC、网络和消费应用驱动。HPC 和网络应用的大部分增长来自 AI 芯片、边缘计算和网络芯片，它们需要扇出型封装以提供小尺寸和节约成本。2022 年只有不到 20%的数据中心使用 2.5D 封装，但在 2027 年这一比例将有望超过 50%。3D 封装将加速在 HBM、CPU、GPU 中的渗透。消费电子应用领域的重要客户是苹果，其应用处理器、图形芯片、5G/6G 调制解调器芯片均使用扇出封装。

先进封装市场马太效应明显。2021 年 ASE 市占率居首，份额为 26%。台积电和安靠并列第二，长电科技位列第四，市占率为 10%。2021 年 CR5 为 76%，而2016 年 CR5 为 48%，5 年间提升了 28%，份额前五名中仅长电和日月光仍位列其中。

Fab/IDM 厂和 OSAT 错位竞争：Fab/IDM 厂商涉足 3D 堆叠，OSAT 主攻倒装、扇出和晶圆级封装。Fab/IDM 厂基于前道制造优势和硅加工经验，聚焦产品性能，多开发基于 Si-interposer 的 2.5D 或 3D 封装技术。从头部厂商的封装类型来看，三星的 3D 堆叠产品最高，达 67%，主要系其存储产品占比较高所致。其次为台积电，3D 堆叠占比为 46%；凭借其 InFO 在苹果产品中的渗透，台积电扇出型封装占比也达到了 33%。OSAT 厂商则聚焦于载板技术，成本为先，产品结构中倒装仍是主力，FCBGA 和 FCCSP 占比在 ASE 中为 38%和 29%，在安靠中为 28% 和 33%，在长电中为 28%和 31%。

内资封测企业中甬矽电子、通富微电先进封装占比领先。甬矽电子目前封装技术以 SiP 为主，先进封装产品占比达 100%。通富微电、长电科技、华天科技技术布局最为广泛，且均已具备 2.5D/3D 的技术储备，未来先进封装占比有望继续提升。

凸点间距（Bump Pitch）越小，封装集成度越高，难度越大。从 Bump Pitch 来看，台积电 3D Fabric 技术平台下的 3D SoIC、InFO、CoWoS 均居于前列，其中 3D SoIC 的 bump Pitch 最小可达 6um，居于所有封装技术首位。Bump Pitch 间距最小的 3D SoIC 和 Foveros Direct 仍在研发中，尚未量产。目前已经量产的封装技术中，bump pitch 最小的为台积电的 InFO_LSI。

2 核心技术赋能先进封装

2.1 键合技术：Bump pitch 不断缩小，混合键合趋势已来

2.1.1 倒装键合

倒装芯片的组装主要有两种方式，间接键合和直接键合。通过回流焊凸点焊球或者 TCB 热压键合的属于间接键合，特点是芯片与基板之间有中间材料。通过混合键合，铜与铜扩散键合，中间没有其他材料的方式是直接键合。铜柱凸点是高密度、窄节距集成电路封装市场主流方式。随着先进封装对凸点间距要求越来越小，为了避免桥接现象的发生，实现更高 I/O 密度，IBM 公司于 21 世纪初首次提出了铜柱凸点。在焊料互连过程中，铜柱凸点能够保持一定的高度，可以防止焊料的桥接现象发生，同时可以掌控堆叠层芯片的间距高度，铜柱凸点的高径比不再受到阵列间距的限制，在相同的凸点间距下，可以提供更大的支撑高度，显著改善了底部填充胶的流动性。

2.1.2 TCB

回流焊仍为 FC 组装主流方式，TCB 潜力大。根据铜柱凸点的节距不同，铜柱凸点的键合方法可以分为回流焊和热压键合（TCB）两种方式。对于节距较大的铜柱凸点，可采用回流焊方式完成凸点键合。回流焊的方式效率高，成本低，其缺点跟热膨胀系数（CTE）有关，由于整个封装由不同的材料组成，在回流炉中加热会导致这些不同的材料以不同的速度膨胀。当芯片和基板膨胀和冷却时， CTE 的差异会导致翘曲。此外还会有芯片间隙变化等问题导致最终产品电气性能差。

C4 锡球/C2 铜柱凸点回流焊：回流焊被用于倒装芯片的组装超过 50 年，组装过程相对简单，（1）使用上视和下视相机识别芯片上的凸点位置以及基板上的焊盘位置；（2）在 C4 凸点、基板上或两者上都涂敷助焊剂；以及（3）将带有 C4 凸点的芯片取出并放置在基板上，然后在一定温度下进行回流焊。通常来说， C4 凸点间距最小可以做到 50 微米。C2（带有焊帽的铜柱）凸点芯片回流焊主要用于高引脚数和细间距的倒装芯片组装。组装过程与 C4 凸点相同，但自对准特性远不如 C4 凸点，因此很少被使用。一般来讲，C2 回流焊凸点间距可以小到 25 微米。C2 TCB：在高密度和超细间距倒装芯片组装中运用热压键合 C2 的方式主要有低压应力和高压应力两种方式。低压应力 C2 TCB 通常情况下可以做到小至 8 微米的铜柱间距。高压应力 C2 TCB 则必须结合 NCP 或者 NCP 底部填充技术。TCB 的缺点在于设备成本高，当前全球做 TCB 设备的厂商主要是 ASM Pacific、库力索法（K&S）以及 Besi 等。

2.1.3 混合键合

混合键合成为趋势，可实现 10um 以内的凸点间距。随着芯片的制造节点不断缩小，封装尺寸和凸点间距也需要相应缩小。目前主流的倒装技术为回流焊，最小可实现 40-50um 左右的凸点间距。如若进一步缩小凸点间距会带来翘曲和精度问题，回流焊不再适用，而是转用热压键合（TCB）的方式。当凸点间距缩小至 10um 时，TCB 工艺中会产生金属间化合物，导致导电性能下滑。为了在高集成度（凸点间距 10um 以内）的芯片封装中解决这些问题，混合键合技术正在得到越来越多的青睐。

混合键合是一种永久键合工艺，其将介电键合 (SiOx) 与嵌入式金属 (Cu) 结合起来形成互连。它在业界被称为直接键合互连 (DBI) 。混合键合通过键合界面中的嵌入式金属焊盘扩展了熔合键合，从而允许晶圆面对面连接。混合键合可分为芯片到晶圆（Die to Wafer，D2W）以及晶圆到晶圆（Wafer to Wafer， W2W）的键合，W2W 量产进度更快，但 D2W 应用前景更大。

芯片到晶圆的混合键合

芯片到晶圆（Die to Wafer，D2W）是指将单个芯片逐个键合到目标晶圆上的过程。模具尺寸越大，使用 D2W 堆叠越有利，成本效益越高。D2W 通常是混合键合的主要选择，因为它支持不同的芯片尺寸、不同的晶圆类型和已知的良好芯片，而 W2W 通常只支持相同节点的芯片。D2W 技术目前在 CIS 和存储中已经有所应用。

目前业界主要有 Co-D2W、DP-D2W 和 SA-D2W 三种键合方法，其中 Co-D2W 是开发时间最早、技术最成熟的方法，以及有经过多年验证的小批量生产经验。其次是 DP-D2W 方法，主要方法与倒装芯片键合类似，技术通用性较强，目前有数家设备厂在开发相关技术并进行量产的可行性验证。而 SA-D2W 的量产方法仍不明确。

集体晶粒到晶圆键合（Co-D2W）：在 Co-D2W 中，多个裸片在一个工艺步骤中被转移到最终晶片上。Co-D2W 键合工艺的生产流程，包括四个主要部分：载体准备、载体群、晶片键合（临时和永久）和载体分离。过去几年中， Co-D2W 在硅光通信等应用领域中进行了小批量量产。

直接贴装晶粒到晶圆（DP-D2W）键合：是目前正在评估的另一种用于异质集成应用的混合晶粒到晶圆键合方法，使用拾取贴装倒装芯片键合机将晶粒单独转移到最终晶圆上。

晶圆到晶圆的混合键合

晶圆级键合是指将两片晶圆高精度对准、接合，实现两片晶圆之间功能模块集成的工艺。晶圆级键合设备可用于存储器堆叠、3D 片上系统(SoC)、背照式 CMOS 图像传感器堆叠以及芯片分区等多个领域，是目前混合键合中能够进行大量生产的技术。台积电 SoIC-WoW 技术通过晶圆堆叠工艺实现异质和同质 3D 硅集成。紧密的键合间距和薄的 TSV 可实现更好的性能、更低的功耗和延迟以及更小的外形尺寸。WoW 适用于高良率节点和相同芯片尺寸的应用或设计，它甚至支持与第三方晶圆集成。在 W2W 中，芯片在晶圆厂的两个晶圆上加工。然后，晶圆键合机取出两个晶圆并将它们键合在一起。最后，对晶圆上堆叠的芯片进行切割和测试。

混合键合推动键合步骤和设备单价增加。以 AMD 的 EPYC 为例，从 2017 年的第一代霄龙处理器到 2023 年最新发布的第四代产品，生产过程中所需键合步骤从 4 次提升到了超 50 次。键合技术从倒装迭代至混合键合+倒装，对键合设备也提出了更高的要求，Besi 相应开发了 8800 Ultra 以提供混合键合的键合功能，相比原来的倒装键合机单价提升了 3-5 倍。

封装形式演变下，键合机需要更高的精度和更精细的能量控制。封装技术经历了从最初通过引线框架到倒装（FC）、热压粘合（TCP）、扇出封装（Fan-out）、混合封装（Hybrid Bonding）的演变，以集成更多的 I/O、更薄的厚度，以承载更多复杂的芯片功能和适应更轻薄的移动设备。在最新的混合键合技术下，键合的精度从 5-10/mm2提升到 10k+/mm2，精度从 20-10um 提升至 0.5-0.1um，与此同时，能量/Bit 则进一步缩小至 0.05pJ/Bit，因此，键合机的控制精度和工作效率都需达到新高度。

混合键合拉动键合设备需求，存储应用爆发值得期待。根据华卓精科招股书，1 万片晶圆/月的产能需要配置 4-5 台晶圆级键合设备。Besi 预计 2024 年混合键合系统累计需求达 100 套，预计 2025 年后随着混合键合技术在存储中的应用， 2026 年累计需求将超 200 套（保守口径）。

相较于 D2W 设备，W2W 设备在产业中的应用更为广泛。根据 Yole 统计，2020 年全球 D2W 和 W2W 键合设备的市场规模约为 0.06 亿美元和 2.61 亿美元。2020- 2026 年，全球 D2W 和 W2W 键合设备的市场规模 CAGR 分别为 69%和 16%。

2.2 RDL：晶圆级封装关键技术，拓展 I/O 范围

RDL 是晶圆级封装中最为关键的技术。其在晶圆表面利用金属层与介质层形成相应的金属布线图形，将原来设计的芯片线路焊盘重新布线到新的、间距更宽的位置，使芯片能适用于更有效的封装互连形式。RDL 通过改变线路 I/O 端口原有的设计，加大 I/O 端口间距，提供较大的凸块焊接面积，同时减小基板与元器件间的应力，提高元器件的可靠性。此外封装工艺 RDL 可取代部分芯片线路，从而缩短芯片开发时间。

2.5D/3D 封装中 RDL 不可或缺。在 2.5D IC 集成中，以台积电 CoWoS-S 为例，其在中间层上下都布有宽间距的 RDL 层，通过 TIV（Through interposer Via）进行信号和电气传递，在高速传输中提供低损耗的高频信号。在 3D 封装中，如果上下是不同类型的芯片进行堆叠，则需要通过 RDL 重布线层将上下层芯片的 IO 进行对准，从而完成电气互联。随着工艺技术的发展，RDL 金属布线的线宽和线间距越来越小，从而提供更高的互联密度。封测厂主要用电镀法制作 RDL，大马士革法满足低 L/S 需求。RDL 的制作方式包括电镀法、大马士革、金属蒸镀+金属剥除等，由于电镀法成本低，被封测厂广泛应用，而利用前道晶圆制造中的大马士革原理的 RDL 工艺可以满足低线宽/间距（Line/Space，L/S）的需求。

2.3 TSV：在 3D 封装中实现垂直互联

TSV 技术是 2.5D/3D 封装的关键工艺之一。中介层是 2.5D 封装关键特点之一，其作用是连接多个芯片，目前主要采用硅基材料制造。通过在 DRAM、CPU、SoC 等芯片之间引入硅中介层，可以实现高速运算和数据交流，同时降低功耗，提高效率。在常见的 2.5D 封装技术中，硅中介层集成了 TSV，芯片通常通过 MicroBump（微凸块）与中介层相连接。中介层通过 Bump 与基板连接。而 TSV 则是连接中介层上下表面电气信号的通道。TSV 在 3D 结构中同样必不可少。

依据 TSV 通孔生成的阶段 TSV 工艺可以分为：1）Via-First；2）Via-Middle；3）Via-Last。1）Via-First 指的是 TSVs 在 FEOL 工艺（例如晶体管）之前制造。Via-First 由于是在器件制造之前进行通孔工艺，因此可以使用高温工艺来制造绝缘层，其劣势在于填充通孔的材料受限，由于后续晶体管制造过程中会有高温的环节，此时如果填充材料为铜的时候，铜会很容易扩散到硅材料中。2）Via-Middle 指的是 TSVs 在 FEOL 之后，BEOL（例如金属层）之前制备，这种工艺由于晶圆厂在设备能力方面具备优势，晶圆厂通常也会制造，但也有部分 OSAT 厂商可以完成这一工艺。Via-Middle 的优势在于可以实现较小的 TSV 结构间距，再布线层通道阻塞小以及 TSV 结构电阻也会较小，其劣势主要在于它必须适合产品器件性能要求这样才不会干扰器件，并且也不会干扰相邻的布线层。3）Via-Last 指的是 TSVs 在 FEOL，MOL 和 BEOL 工艺之后制造 TSV，Via-Last （从晶圆正面）的方式由于在刻蚀的时候除了刻蚀硅之外，还需刻蚀整个电介质层，以及会阻塞布线通道，因此较少被使用。Backside Via-Last 从晶圆背面进行通孔，可以简化工艺流程，背面后通孔工艺被广泛用于图像传感器和 MEMS 器件。

TSV 工艺主要包括深硅刻蚀形成微孔，再进行绝缘层、阻挡层、种子层的沉积，深孔填充，退火，CMP 减薄，Pad 的制备叠加等工艺技术。

2.4 临时键合/解键合

晶圆减薄：在 TSV 的 via first 和 via middle 工艺中，晶圆表面平坦化后，还需要进行晶圆背面的减薄使 TSV 露出，via last 工艺中，晶圆在进行 Bosch 刻蚀工艺前就会进行减薄。晶圆减薄的目的是使 TSV 露出，在晶圆级多层堆叠技术中，需要将多片晶圆进行堆叠键合，同时总厚度还必须满足封装设备的要求。目前较为先进的多层堆叠使用的芯片厚度均低于 100μm。未来如果叠加层数增加，芯片的厚度需减薄至 25μm 甚至更薄。传统的晶圆减薄技术包括机械磨削、CMP 和湿法腐蚀等。由于晶圆经过减薄后容易产生变形或翘曲，目前业界主流的解决方案是采用一体机的思路，将晶圆的磨削、抛光、保护膜去除和划片膜粘贴等工序集合在一台设备内。晶圆从始至终都被吸在真空吸盘上，始终保持平整状态，从而防止了晶圆在工序间搬运时产生变形或翘曲。

临时键合工艺：由于超薄晶圆柔性较差且易碎，易产生翘曲，需要一套支撑系统来防止这些损伤。通常在封装前使用某种特定的中间层材料，将超薄晶圆临时键合到一个晶圆载板上，这种工艺称为临时键合工艺（Temporary Bonding）。键合工艺主要有热/机械滑移式临时键合与解键合、热/机械滑移式临时键合与解键合、激光式临时键合与解键合三种工艺。激光临时键合与解键合工艺最大工艺温度高，抗化学性好，是最新一代临时键合/解键合技术方案。临时键合/解键合常见工艺流程：在临时载板或功能晶圆上通过压合、粘贴或旋涂等方法制造一层键合黏接剂，然后翻转功能晶圆，使其正面与临时载板对准，将二者转移至键合腔进行键合，临时键合完成后，对功能晶圆进行一系列工艺形成 RDL 等结构。最后采用不同方式的解键合工艺将功能晶圆与临时载板分离，对二者分别进行清洗后，将功能晶圆转移到划片膜或其他支撑系统中，进行下一步工艺。临时载板可以马上进行再次利用。在这一工艺流程中，仅增加临时键合机与解键合机两台设备，其他步骤均可采用与标准晶圆制造相同的设备与工艺完成。目前全球临时键合设备主要供应商有 EV Group、SUSS MicroTec 等公司。国内芯源微临时键合机、解键合机产品进展顺利，已陆续实现了多家下游客户的导入。

根据 Yole，2020 年“超越摩尔定律”相关的键合设备市场规模达到 17 亿美金，预计到 2027 年将达到 28 亿美金。其中 2020 年临时键合设备市场规模为 1.13 亿美金，预计 2027 年将增长至 1.76 亿美金，SUSS 在全球占据主导地位。

临时键合胶：是将功能晶圆和临时载板黏接在一起的中间层材料。热稳定性、化学稳定性、粘接强度、机械稳定性、均一性等是临时键合胶的关键选择因素。临时键合胶的材料性能主要是由基础黏料的性质决定的，因此基础黏料的选择至关重要。可用作基础黏料的高分子聚合物材料包括热塑性树脂、热固性树脂、光刻胶等。目前全球临时键合胶产品主要有海外供应商垄断，主要有 Brewer Sciences 的 WaferBond 和 ZoneBond 系列产品、3M 的 LTHC 系列产品、 DuPont 的 HD-3000 系列产品、Thin Materials 的 T-MAT 系列产品、Dow Corning 的 WL 系列产品、东京应化工业株式会社（TOK）的 Zero Newton 系列产品和 Dow Chemical 的 Cyclotene 系列产品。